AT87C5101-CV

深圳市伟格兴电子科技有限公司是一家大型集成电路代理,分销商,公司在深圳.作为的集成电路分销商，我公司拥有丰富经验的IC销售人员，为客户提供全面的服务支持。我公司主要从事美国ADI、MAXIM，TI，ON，ST，FAIRCHILD，ADI，NXP等世界的IC和功率模块 GTR、IGBT、IPM、PIM可控硅 整流桥 二极管等，涵盖通信、半导体、仪器仪表、航天航空、计算机及周边产品、消费类电子等广泛领域。公司多，价格合理。经过我公司全体人员的共同努力， 深圳市伟格兴电子科技有限公司现已成为国有大、中型企业，企业，中小型分销商的可靠合作伙伴，业务遍及中国大陆及海外市场。 我公司在国外拥有直接的货源和存货，与**上享有良好声誉的大量供应商建立了良好的长期合作关系。定货渠道好，周期短，以‘交货快捷、质量保证、价格合理’为服务的宗旨，保证所提供货品均为原包装。 我公司一贯坚持：“品质、服务至上”的发展宗旨以向用户提供系统 免费技术解决方案和满意的服务为己任。我们希望结交更多的合作伙伴，以合理的价格、的服务，与大家共同开创广阔的未来！同时也希望与业界**进行广泛的交流与合作，共同为电子业繁荣发展作出自己的贡献！
The TC90195AXBG incorporates a frame memory to display two independent pictures. It can display two asynchronous  video  **s  simultaneously  and overlay graphics **s from a system-on-a-chip (SoC) on video **s.
The TC90175XBG new product is a single-video processor without a frame memory. Both the TC90195AXBG and the  TC90175XBG incorporate a video decoder, support  various analog and digital video input formats, and allow optimal picture adjustment according to the specific LCD panel. The output stage has a T-Con, which adapts to LCD panels from multiple manufacturers.

Scaler Register (Bank=00, Registers 01h ~ 9Fh)
Index  Name  Bits  Description
SD_MD  5  Output PLL spread spectrum Mode.
0: Normal.
1: Reverse for mode 1.
-  4:0  Reserved.
24h  -  7:0  Default : -  Access : -
-  7:0  Reserved.
25h  OPL_SET0  7:0  Default : 0x44  Access : R/W, DB
OPL_SET[7:0]  7:0  Output PLL Set.
26h  OPL_SET1  7:0  Default : 0x55  Access : R/W, DB
OPL_SET[15:8]  7:0  See description for OPL_SET [7:0].
27h  OPL_SET2  7:0  Default : 0x24  Access : R/W, DB
OPL_SET [23:16]  7:0  See description for OPL_SET [7:0].
28h  OPL_STEP0  7:0  Default : 0x20  Access : R/W, DB
OPL_STEP[7:0]  7:0  Output PLL spread spectrum Step.
29h  OPL_STEP1  7:0  Default : 0x00  Access : R/W, DB
-  7  Reserved.
-  6  Reserved.
-  5  Reserved.
-  4:3  Reserved.
OPL_STEP[10:8]  2:0  See description for OPL_STEP[7:0].
2Ah  OPL_SPAN  7:0  Default : 0x00  Access : R/W, DB
OPL_SPAN[7:0]  7:0  Output PLL spread spectrum Span.
2Bh  OPL_SPAN  7:0  Default : 0x00  Access : R/W, DB
READ_FRAME  7  0: OPL_SET stores line-based value.
1: OPL_SET stores frame-based value.
OPL_SPAN[14:8]  6:0  See description for OPL_SPAN[7:0].
2Ch ~
2Fh
-  7:0  Default : -  Access : -
-  7:0  Reserved.
30h  HSR_L  7:0  Default : 0x00  Access : R/W
HSR [7:0]  7:0  Horizontal Scaling ratio (20 bits fraction) for scaling down 1/2^20
to (2^20-1)/2^20 (lower 8 bits).
31h  HSR_M  7:0  Default : 0x00  Access : R/W
HSR[15:8]  7:0  Horizontal Scaling ratio (20 bits fraction) for scaling down 1/2^20
to (2^20-1)/2^20 (middle 8 bits).
Sigmastar Confidential for
芯智**有限公司
Internal Use Only
Security Level: Confidential A 
Copyright © 2018 SigmaStar Technology Corp. All rights reserved.
Scaler Register (Bank=00, Registers 01h ~ 9Fh)
Index  Name  Bits  Description
32h  HSR_H  7:0  Default : 0x00  Access : R/W
HS_EN  7  Horizontal Scaling Enable.
0: Disable.
1: Enable.
CBILINEAR_EN  6  Complemental Bi-Linear Enable.
FORCEBICOLOR  5  0: Chrominance using same setting as Luminance defined by
CBILINEAR.
1: Chrominance always using bi-linear algorithm.
-  4  Reserved.
HSR[19:16]  3:0  Horizontal Scaling Ratio (20 bits fraction) for scaling down 1/2^20
to (2^20-1)/2^20 (higher 8 bits).
33h  VSR_L  7:0  Default : 0x00  Access : R/W
VSR[7:0]  7:0  Vertical Scaling ratio (2 bits integer, 20 bits fraction) for scaling
down to 1/2.9999 (lower 8 bits).
xx.xxxxxxxxxxxxxxxxxxxx
34h  VSR_M  7:0  Default : 0x00  Access : R/W
VSR[15:8]  7:0  Vertical Scaling ratio (2 bits integer, 20 bits fraction) for scaling
down to 1/2.9999 (middle 8 bits).
xx.xxxxxxxxxxxxxxxxxxxx
35h  VSR_H  7:0  Default : 0x00  Access : R/W
VS_EN  7  Vertical Scaling Enable.
0: Disable.
1: Enable.
VSM_SEL  6  Vertical Scaling Method Select.
0: Original.
1: New.
VSR[21:16]  5:0  Vertical Scaling ratio (2 bits integer, 20 bits fraction) for scaling
down to 1/2.9999 (higher 8 bits).
xx.xxxxxxxxxxxxxxxxxxxx
36h  VDSUSG  7:0  Default: 0x00  Access : R/W
LBF_INCLK  7  Line-Buffer using Input Clock.
LBF_OUTCLK  6  Line-Buffer using Output Clock.
LBF_LIVE  5  Line-Buffer always Live.
OUTCLK_DIV3  4  Output Clock is 1/3 frequency of OPLL output.
EN_OFST  3  Enable Offset for even/odd scaling.
OFST_INV  2  Offset Inverting for even/odd scaling.

全新车载DVD芯片ID9DG ID9CM ID9CG 贴片5脚电源芯片导航芯片

Scaler Register (Bank=00, Registers 01h ~ 9Fh)
Index  Name  Bits  Description
ITU_EXT_HS  6  Using External HSYNC for ITU interface.
0: Using EAV/SAV.
1: Using external HSYNC.
ITU_EXT_VS  5  Using External VSYNC for ITU interface.
0: Using EAV/SAV.
1: Using external VSYNC.
VDOE  4  Video reference Edge (for non-standard **).
INTLAC_LOCKAVG  3  Averaging Locking timing.
LHC_MD  2  Long Horizontal Counter Mode.
1: On.
0: Off.
-  1:0  Reserved.
0Fh  ASCTRL  7:0  Default : 0x90  Access : R/W
IVB (RO)  7  Input VSYNC Blanking status.
0: In display.
1: In blanking.
DLINE[2:0]  6:4  Line buffer read delay in number of lines.
INTLAC_MANSTD  3  NTSC/PAL Manual Mode
INTLAC_SETSTD  2  NTSC/PAL Setting in manual mode under run status.
0: NTSC.
1: PAL.
UNDER (RO)  1  Under run status.
OVER (RO)  0  Over run status.
10h  COCTRL1  7:0  Default : 0x00  Access : R/W
-  7:6  Reserved.
AVI_SEL  5  Analog Video Input Select.
0: PC.
1: Component analog video.
DLYV  4  Analog Delay line for component analog Video input.
0: Delay 1 line.
1: Do not delay.
CSC_MD  3  Composite SYNC Cut Mode.
0: Disable.
1: Enable.
EXVS  2  External VSYNC polarity (only used when COVS is 1).
0: Normal.
1: Invert.
Sigmastar Confidential for
芯智**有限公司
Internal Use Only
Security Level: Confidential A 
Copyright © 2018 SigmaStar Technology Corp. All rights reserved.
Scaler Register (Bank=00, Registers 01h ~ 9Fh)
Index  Name  Bits  Description
COV_SEL  1  Coast VSYNC Select.
0: Internal VSEP.
1: External VSYNC.
CADC  0  Coast to ADC.
0: Disable.
1: Enable.
11h  COCTRL2  7:0  Default : 0x00  Access : R/W
COST[7:0]  7:0  Front tuning.
00: Coast start from 1 HSYNC leading edge.
01: Coast start from 2 HSYNC leading edge, default value.
…
254: Coast start from 255 HSYNC leading edge.
255: Coast start from 256 HSYNC leading edge.
12h  COCTRL3  7:0  Default : 0x00  Access : R/W
COEND[7:0]  7:0  End tuning.
00: Coast end at 1 HSYNC leading edge.
01: Coast end at 2 HSYNC leading edge, default value.
…
254: Coast end at 255 HSYNC leading edge.
255: Coast end at 256 HSYNC leading edge.
13h  VFAC_OINI  7:0  Default: 0x00  Access : R/W
VFACOINI[7:0]  7:0  Vertical Factor Odd Initial value.
14h  VFAC_EINI  7:0  Default: 0x80  Access : R/W
VFACEINI[7:0]  7:0  Vertical Factor Even Initial value
15h  -  7:0  Default : -  Access : -
-  7:0  Reserved.
16h  INTCTROL  7:0  Default : 0x00  Access : R/W
CHG_HMD  7  Change H Mode for INT.
0: Only in leading/tailing of CHG period.
1: Every line generating INT pulse during CHG period.
-  6:4  Reserved.
IVSI  3  Input VSYNC interrupt generated by:
0: Leading edge.
1: Tailing edge.
OVSI  2  Output VSYNC interrupt generated by:
0: Leading edge.
1: Tailing edge.
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深圳市伟格兴电子科技有限公司是一家大型集成电路代理,分销商,公司在深圳.作为专业的集成电路分销商，我公司拥有丰富经验的IC销售人员，为客户提供全面的服务支持。我公司主要从事美国ADI、MAXIM，TI，ON，ST，FAIRCHILD，ADI，NXP等世界**品牌的IC和功率模块 GTR、IGBT、IPM、PIM可控硅 整流桥 二极管等，涵盖通信、半导体、仪器仪表、航天航空、计算机及周边产品、消费类电子等广泛领域。公司现货多，价格合理。经过我公司全体人员的共同努力， 深圳市伟格兴电子科技有限公司现已成为国有大、中型企业，**企业，中小型分销商的可靠合作伙伴，业务遍及中国大陆及海外市场。 我公司在国外拥有直接的货源和存货，与**上享有良好声誉的大量供应商建立了良好的长期合作关系。定货渠道好，周期短，以‘交货快捷、质量保证、价格合理’为服务的宗旨，保证所提供货品均为原包装**。 我公司一贯坚持：“品质**、服务至上”的发展宗旨以向用户提供*系统 免费技术解决方案和较满意的服务为己任。我们希望结交更多的合作伙伴，以合理的价格、*的优质服务，与大家共同开创广阔的未来！同时也希望与业界**进行广泛的交流与合作，共同为电子业繁荣发展作出自己的贡献！！！ 
真诚希望与广大客商携手共进！ 
互利合作，共同发展。