flash网站制作教程

4-megabit 
2.5-volt or 
2.7-volt 
DataFlash®
AT45DB041B
For New 
Designs Use 
AT45DB041D
The DataFlash incorporates an internal address counter that will automatically
increment on every clock cycle, allowing one continuous read operation without the need of
additional address sequences. To perform a continuous read, an opcode of 68H or E8H must be
clocked into the device followed by 24 address bits and 32 don’t care bits. The first four bits of
the 24-bit address sequence are reserved for upward and downward compatibility to larger and
smaller density devices (see Notes under “Command Sequence for Read/Write Operations” diagram).

A low-to-high transition on the CS pin will terminate the read operation and tri-state the SO pin.
The maximum SCK frequency allowable for the Continuous Array Read is defined by the fCAR
specification. The Continuous Array Read bypasses both data buffers and leaves the contents
of the buffers unchanged.
5.1.2 Main Memory Page Read
A Main Memory Page Read allows the user to read data directly from any one of the 2048 pages
in the main memory, bypassing both of the data buffers and leaving the contents of the buffers
unchanged. To start a page read, an opcode of 52H or D2H must be clocked into the device followed by 24 address bits and 32 don’t care bits. The first four bits of the 24-bit address
sequence are reserved bits, the next 11 address bits (PA10 - PA0) specify the page address,
and the next nine address bits (BA8 - BA0) specify the starting byte address within the page.
The 32 don’t care bits which follow the 24 address bits are sent to initialize the read operation.
Following the 32 don’t care bits, additional pulses on SCK result in serial data being output on
the SO (serial output) pin. The CS pin must remain low during the loading of the opcode, the
address bits, the don’t care bits, and the reading of data. When the end of a page in main memory is reached during a Main Memory Page Read, the device will continue reading at the
beginning of the same page. A low-to-high transition on the CS pin will terminate the read operation and tri-state the SO pin.

Features
• Single 2.5V - 3.6V or 2.7V - 3.6V Supply
• Serial Peripheral Interface (SPI) Compatible
• 20 MHz Max Clock Frequency
• Page Program Operation
– Single Cycle Reprogram (Erase and Program)
– 2048 Pages (264 Bytes/Page) Main Memory
• Supports Page and Block Erase Operations
• Two 264-byte SRAM Data Buffers – Allows Receiving of Data

RESET Chip Reset
RDY/BUSY Ready/Busy
Figure 2-1. TSOP Top View Type 1
Figure 2-2. CASON – Top View through Package Figure 2-3. 8-SOIC
Figure 2-4. 28-SOIC(1)
Note: 1. The next generation DataFlash devices will not be 
offered in 28-SOIC package, therefore, this package is not recommended for new designs.
Buffer Read
Data can be read from either one of the two buffers, using different opcodes to specify which
buffer to read from. An opcode of 54H or D4H is used to read data from buffer 1, and an opcode
of 56H or D6H is used to read data from buffer 2. To perform a Buffer Read, the eight bits of the
opcode must be followed by 15 don’t care bits, nine address bits, and eight don’t care bits. Since
the buffer size is 264 bytes, nine address bits (BFA8 - BFA0) are required to specify the first byte
of data to be read from the buffer. The CS pin must remain low during the loading of the opcode,
the address bits, the don’t care bits, and the reading of data. When the end of a buffer is
reached, the device will continue reading back at the beginning of the buffer. A low-to-high transition on the CS pin will terminate the read operation and tri-state the SO pin.
Status Register Read
The status register can be used to determine the device’s Ready/Busy status, the result of a
Main Memory Page to Buffer Compare operation, or the device density. To read the status register, an opcode of 57H or D7H must be loaded into the device. After the last bit of the opcode is
shifted in, the eight bits of the status register, starting with the MSB (bit 7), will be shifted out on
the SO pin during the next eight clock cycles. The five most significant bits of the status register
will contain device information, while the remaining three least-significant bits are reserved for
future use and will have undefined values. After bit 0 of the status register has been shifted out,
the sequence will repeat itself (as long as CS remains low and SCK is being toggled) starting
again with bit 7. The data in the status register is constantly updated, so each repeating
sequence will output new data.

集团事业部深圳市天吉芯技术开发有限公司是一家从事消费类产品设计、集成电路推广销售，及方案开发的高科技企业，代理、分销**电子元件（MCU，音频IC--功放IC，耳放IC，DAC-ADC-CODEC，视频处理IC，电源IC，运放IC，MOS等功能的集成IC）, 与各大原厂和代理商都保持着密切的合作关系（TI，ADI，NXP，ST， 闽台立錡，新唐，禾润，智浦欣，茂田MOS）13265447518（郑主管VX同号）。致力于打造一个能为电子成品生产厂家提供的供应平台，积累多年的水平、扎实基础及业界信誉得以快速和健康的发展。 公司所涉及的产品广泛应用于蓝牙音响、拉杆音箱、迷你音箱、多媒体音响、Soundbar 音响、耳机放大、便携式收音机、 PDA 、电视机、 儿童故事机、玩具、礼品等产业 。;集团*二事业部深圳市天智芯技术开发有限公司从事MCU智能产品，5.8G/2.4G无线音频传输方案，无线灯控方案，从进口ST的32位和8位MCU的方案开发，到国产的32位和8位MCU的产品软硬件开发，的无线音频传输方案客制化开发，2.4G，蓝牙，Wifi，433，AI语音识别等无线智能控制单元产品。涉猎产品领域：家庭影院，无线乐器传输， 智能家居控制单元，智能灯控等诸多成熟的项目。 13265447518（郑主管VX同号）深圳市天吉芯技术开发有限公司多年秉承诚拙守信、合作双赢的理念。通过不懈努力和不断的创新总结,造较好的服务于既有客户和对市场快速的适应能力,供应渠道的不断开拓与管理体系乐器音频无线传输，2.4G吉他无线传输，2.4G乐器收发模块，5.8G吉他收发器，5.8G乐器音频无线传输，2.4G无线音频。HiFi，ADC DAC DSP 。