JANS2N2907AUB

QPro™XQR18V04 3.3 v latch-up-immune, static-SEU-immune,可重写的耐辐射QML 4-Mbit in-system-programmable配置flash舞会, 提供一个可靠的非易失性存储大型Xilinx的方法 FPGA配置流用于太空飞行系统。当FPGA在主串行模式下,它生成一个配置时钟驱动舞会。一个简短的访问时间CE和OE启用后,数据是可用的舞会数据(D0)销连接FPGA喧嚣销。新数据可用一个简短的访问时间时钟上升边缘。FPGA产生适当的时钟脉冲完成配置。当 FPGA在奴隶串行模式下,舞会和FPGA 由外部时钟时钟。XQ17V16CK44M XQ17V16系列QML配置PROM提供了一种易于使用，具有成本效益的方法来存储大型Xilinx FPGA配置流。 XQ17V16是3.3V器件，存储容量为16 Mb，可以在串行或字节宽模式下运行。有关XQ17V16器件架构的简化框图，请参见图1。当FPGA处于主串行模式时，它将生成一个配置时钟来驱动PROM。在时钟上升沿之后的很短访问时间内，数据出现在连接到FPGA DIN引脚的PROM DATA输出引脚上。 FPGA生成适当数量的时钟脉冲以完成配置。一旦配置，它将禁用PROM。当FPGA处于从串行模式时，PROM和FPGA必须都由输入信号提供时钟。当FPGA处于主SelectMAP模式时，它将生成一个配置时钟来驱动PROM和FPGA。在CCLK上升沿之后，可在PROMs DATA（D0-D7）引脚上获得数据。数据将在CCLK的下一个上升沿移入FPGA。当FPGA处于从SelectMAP模式时，PROM和FPGA必须都由输入信号提供时钟。一个自激振荡器可以用来驱动CCLK。

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ADSP-TS201S TigerSHARC处理器是一种**高性能，静态**标量处理器，针对大型信号处理任务和通信基础架构进行了优化。 DSP将非常宽的存储器宽度与双计算模块结合在一起，支持浮点（IEEE 32位和扩展精度40位）和**（8位，16位，32位和64位）处理—为数字信号处理器设定新的性能标准。 TigerSHARC静态**标量体系结构允许DSP每个周期执行多达4条指令，执行24个**（16位）操作或6个浮点操作。4个立的128位宽总线，每个与内部总线连接。六个4M位存储器组，支持四字数据，指令和I / O访问，并提供每秒33.6G字节的内部存储器带宽。 ADSP-TS201S处理器的工作频率为600 MHz，指令周期为1.67 ns。利用其单指令多数据（SIMD）功能，ADSP-TS201S处理器每秒可以执行48亿个40位MACS或12亿个80位MACS。AD9914是一款直接数字频率合成器(DDS)，内置一个12位数模转换器，目标工作速率高达3.5 GSPS。该器件采用的DDS技术，连同高速、高性能数模转换器，构成数字可编程的完整高频合成器，能够产生高1.4 GHz的频率捷变模拟输出正弦波。AD9914专为提供快速跳频和精密调谐分辨率（标准模式下32位、可编程模数模式下64位）而设计。这款器件还实现了快速相位与幅度跳频功能。频率调谐和控制字通过串行或并行I/O端口载入AD9914。它还支持在用户定义线性扫描模式下工作，可产生频率、相位或幅度的高度线性扫描波形。另外集成了一个高速并行数据输入端口，可支持性调制方案的高数据率以及相位、频率和幅度调谐字的快速编程。LTC®2208 是一款130Msps、采样 16 位 A/D 转换器，专为对具有高达 700MHz 输入频率的高频、宽动态范围信号进行数字化处理而设计。可以利用 PGA **对该 ADC 的输入范围实施优化。LTC2208 非常适合于要求苛刻的通信应用，其 AC 性能包括78dBFS 噪声层和 100dB 无寄生动态范围 (SFDR)。70fsRMS 的抖动实现了高输入频率的欠采样和的噪声性能。大 DC 规格包括整个温度范围内的 ±4LSB INL、±1LSB DNL (无漏失码)。数字输出可以是差分 LVDS 或单端 CMOS。CMOS 输出具有两种格式选项，这就是：以全数据速率运行的单根总线或以半数据速率运行的多路分工总线。一个单的输出电源允许 CMOS 输出摆幅在 0.5V 至 3.3V 的范围内变化。可利用一个正弦波、PECL、LVDS、TTL 或 CMOS 输入对 ENC+ 和 ENC¯ 输入进行差分或单端驱动。一个可任选的时钟占空比稳定器在全速和各种时钟占空比条件下实现了高性能。

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